這邊來獻醜說一下頎邦跟瑞峰在凸塊技術的區別及應用🙂↕️
這兩者看似很像都是凸塊技術但實則差很多，先看兩者的凸塊差異，先說瑞峰，瑞峰做的是 Micro-bump（微凸塊）搭配特厚銅 RDL（重佈線層）與 3D TSV Reveal。
CPO 內部要把ASIC 和PIC 疊在一起，兩顆晶片中間的接點高達數千個以上，間距極度微小。瑞峰必須在晶圓薄化後，精準顯露出內部比頭髮還細的矽穿孔（TSV），再用特厚銅拉線、電鍍做出微米級的銅柱凸塊，這塊是屬於瑞峰的技術壁壘。
另外換看頎邦的金凸塊，主要是因為頎邦的金凸塊技術本身非常成熟。在光通訊應用中，它是利用既有的金凸塊線路，幫客戶把外部的雷射晶片黏到基板上，那技術壁壘不在於製程極限多難突破，而在於良率的穩定度與成本控制，所以良率穩定度與成本控制是頎邦的壁壘。
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在CPO中何種重要呢，基本上我會認為是瑞峰的銅柱微凸塊+RDL技術，因為剛剛也說了CPO就是把EIC跟PIC 得越近越好，以消滅電訊號在 PCB 板上的傳輸損耗，那要完成的話就是要藉由Cu Pillar / Micro-bump 將兩顆晶片做垂直或橫向的緊密貼合（異質整合），重點還是在ASIC與PIC的導通。
但如果在LPO呢，我會說是頎邦，因為LPO 實質上就是傳統Pluggable的升級版。它就是把光收發模組內部的 DSP晶片拿掉，直接靠ASIC的電氣補償來驅動，白話來說就是光模組依然是一個個獨立的小盒子，插在交換器的面板外側，裡面還是有LD、PD、driver、TIA，那在LPO中元件與元件之間的間距較寬，電訊號走的是傳統基板，所以蠻適合用頎邦既有的金凸塊進行高效率、低成本的黏合，這邊基本上用瑞峰的Micro-bump或 3D TSV Reveal是不符合成本效益的。
再來看到客群的部分，剛剛說LPO還是維持既有的pluggable所以頎邦客戶比較接近MACOM、Marvell等等的LD跟PD光通訊晶片的廠商。
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CPO的話就是目前檯面上的玩家，所以瑞峰的終端客戶就會是NV、AVGO等等的CPO晶片客戶。
當然沒有誰好誰壞，只是在800G逐漸往1.6T甚至3.2T走，兩者各司其職，與其說是競爭不如說是互補。
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市場對1.6T光模組的關注多停留在DSP或光晶片，卻忽視了底層PCB工藝mSAP正醞釀一輪極具爆發力的供需錯配。
邏輯很簡單。 1.6T把通道數翻倍，內部訊號線寬必須從40μm以上壓到25μm，對位精度要求20-25μm，加工難度遠超蘋果主機板。 傳統减成法在這個精度下徹底失效，mSAP是繞不開的唯一選項。
問題是供給端極度剛性。 頭部大廠的現有產能被蘋果基本盤鎖死，沒有餘量向光模組客戶傾斜。 想擴產？ 覈心的高精度LDI和二氧化碳鐳射鑽孔設備交期已經拉長到1年以上，加急也要6-8個月，疊加調試和認證週期，新產能釋放至少要1年起步，最快2027年Q2才能實質性緩解。 2026年的產能缺口，高度確定，沒有懸念。
供需錯配的結果直接反映在價格上。 上游core、PP資料年內已漲30%，三井壟斷的超薄低粗糙度銅箔漲了10%還在上行。 需求端1.6T光模組單板價格已到200元，快速交付訂單報價更高，打樣環節溢價已經達到20%。 在供給穩定之前整體報價仍在上行通道，後續還有10%-20%的漲價空間，話語權在加速向有實質產能的頭部廠商集中。
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直接借用瑞峰法說簡報來說CPO的製造流程😆（內容有誤還請各位大神糾正🙂↕️
EIC Wafer（電子控制晶圓 / 左上方）：
功能：用來處理高速數位運算與電訊號控制（如交換器主晶片 ASIC）。
來源：由 NVIDIA、Broadcom等美系巨頭設計，並委託神山以先進製程（5nm/3nm）代工製造
PIC Wafer（矽光子晶圓 / 左下方）：
功能：內部布滿光波導（Waveguide）等光學結構，負責高速光訊號的傳輸與調變。
來源：舉例採用 GlobalFoundries（格羅方德） 的特殊光電平台（如 GF Fotonix）
再來拿到以上晶圓後要進入一系列的加工其中有1.3D TSV Reveal（矽穿孔顯露）：從晶圓背面進行物理薄化，精準地讓晶圓內部原本埋藏的 3D 矽穿孔（TSV）立體導電通道顯露出來。2.Thick Cu RDL（特厚銅重佈線層）：在晶圓表面電鍍製作出高深寬比的特厚銅線路。因為 CPO 需要承載極高頻、大電流的高速電訊號，一般的薄膜線路會燒掉，必須靠特厚銅 RDL 技術來拉出訊號與電力的血管。
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